Présentation illustrée de certaines constructions de SystemVerilog destinées à la vérification.

Les principaux points abordés sont:

• Les «program»
• Les «clocking blocks»
• Les classes et la génération d'aléa sous contrainte
• Les assertions
• La couverture des tests

Articles à lire et ouvrages

• Diffusion restreinte

Références:

• https://standards.ieee.org/standard/1800-2017.html
• http://www.accellera.org/community/uvm/
• https://verificationacademy.com/
• https://verificationacademy.com/sessions/dvcon-2015/paper-presentation/U...