Vous trouverez ici les matériaux (cours et sujets d'exercices) nécessaires à ce module.
| TH 1 | HDL Rappels sur la logique synchrone, arithmétique. Les FPGAs | C'est ici... et là |
| TH 2 | Langage SystemVerilog pour la synthèse et la simulation | C'est ici... |
| TH 3/4 | Pratique de SystemVerilog | C'est dans le menu "Premiers pas..." |
| TH 5-8 | Projet | C'est dans le menu "Affichage Vidéo" |
| TH 9 | Communications : Le bus Wishbone, les FIFOS | C'est ici... et là |
| TH10 | Projet | |
| TH11 | Evolution des architectures FPGA | C'est à venir |
| TH12 | Les interfaces de communication Industrielles | C'est à venir |
| TH 13-17 | Projet | |
| TH18 | Contrôle de connaissance | C'est à venir... |
| Fichier attaché | Taille |
|---|---|
 rtl-sv.pdf | 324.43 Ko |
| pres_combi.pdf | 450.21 Ko |
| pres_seq.pdf | 271.84 Ko |
 wshb_iftar_.gz | 986.57 Ko |