3.1 Conception du compteur-décompteur

1. Faites tout d'abord un schéma sur le papier avec un crayon, pour concevoir le module GEN_TOP. Commencez par des chronogrammes, avec les signaux: l'horloge H, l'entrée BP (bouton-poussoir), la sortie TOP.
2. Ensuite, trouver un schéma électrique qui permet de générer la sortie TOP, en choisissant les élements nécessaires (portes, bascules D) à la réalisation de GEN_TOP.
3. Ensuite, traduisez votre schéma en instructions en langage SystemVerilog, en vous aidant de la partie décrivant la modélisation de la logique séquentielle en SystemVerilog. Ces instructions seront tapées en complétant le fichier gene_top.sv qui est déjà préparé. Faites attention à ne pas modifier les noms des signaux déjà définis (ils peuvent être différents de ceux de ces pages web).
4. Faites de même pour la conception du module UP_DOWN: chronogramme, puis schéma, puis traduction en HDL. Prenez la peine de lire la partie décrivant les opérateurs arithmétiques en SystemVerilog. Complétez le fichier up_down.sv en respectant les noms des signaux déjà définis.
5. Enfin terminez par le module CD (fichier cd.sv), en instanciant deux modules GEN_TOP et un module UP_DOWN.
    

3.2 Validation du compteur/décompteur (simulation logicielle)

Pour valider le fonctionnement du compteur et des générateurs de TOP nous avons mis à votre disposition un banc d'essai (testbench).

1. Executez la commande make simu.

Le simulateur affiche un chronogramme des stimulis envoyés par le testbench ainsi que les réponses de votre circuit.

2. Corrigez les éventuelles erreurs.

3.3 Programmation de la maquette (réalisation matérielle)

1. Synthétisez votre modèle : make syn
2. Programmez la maquette contenant le FPGA : make program
3. Observez le fonctionnement réel de votre circuit électronique, en actionnant les deux boutons-poussoirs situés sur le petit circuit imprimé d'extension. Le circuit se comporte-t-il comme prévu?